【摘要】对比直接数字频率合成技术（DDS）和锁相环频率合成技术（PLL）的优缺点，提出一种DDS与PLL相结合的频率合成器方案。本文给出了以AD9852和ADF4106实现频率合成器的实例，并对该频率合成器的硬件电路进行了简要说明。
【关键词】直接数字频率合成；锁相环；相位噪声；频率合成器
1.引言
频率合成器是现代通信系统的重要组成部分，研制低相噪声、高纯频谱、高速捷变和高输出频段的频率合成器已经成为频率合成技术发展的趋势。
直接数字合成（DDS）技术的主要优点是：（1）频率转换速度快、（2）频率分辨率高、（3）输出波形灵活且相位连续、（4）相位噪声低、（5）频率稳定度高、（6）频率合成范围宽等，但DDS合成频率比较低且输出频谱杂散较大；而锁相环（PLL）技术具有：（1）频带宽、（2）工作频率高、（3）频谱质量好等优点，但其不足之处为频率分辨率、频率建立时间等方面远不如DDS。如何把两者结合起来，取长补短，以获得更高的频率分辨率，更快的信号建立时间，更低相位噪声和更宽输出频率范围的频率合成器是设计和研究的重点。
2.硬件电路实现
本合成器参考源采用57MHz恒温晶振，为DDS芯片AD9852提供高稳定度的时钟信号，在DSP芯片TMS320VC5416的指令控制下，DDS产生低频正弦信号与参考源混频得到较高的参考频率，经带通滤波器滤波后送到锁相环芯片ADF4106，该芯片把混频后的参考频率经R次分频和系统最终输出的频率信号经N分频后进行比相，得到误差电压经有源低通滤波器后，对压控振荡器进行调谐，输出满足系统要求的信号。其电路原理框图如图1所示。
图1 频率合成器原理框图
2.1 DDS及滤波器的实现
DDS采用AD9852芯片实现。AD9852是美国AD公司推出的高性能DDS芯片，与传统的芯片相比，不但具有一般芯片所具有的相位累加器，正弦值存储表，还在相位累加器前加了一级频率累加器，后面集成了数模转换器。它内部包含高速、高性能D/A转换器及高速比较器，外接精密时钟源，可输出一个频谱纯净、频率和相位都可编程控制且稳定性良好的模拟正弦波。它内部主要由DDS内核、2个48位的频率寄存器、2个14位的相位寄存器、各工作模式配置寄存器、2路12位的高速DAC、模拟比较器、I/O接口等电路组成。
由于DDS采用全数字化结构，其输出频谱杂散较多，所以杂散抑制是DDS系统设计考虑的主要问题，特别在要求输出带宽较宽时，杂散就会更加恶化。幅度量化、相位截断以及DAC的非线性都会带来的杂散。实际上，选用精度高的器件，就可以忽略前两项带来的杂散，而DAC的非线性却已成为DDS杂散的主要来源，特别是随着时钟频率的提高，这个问题变得越来越明显。得到最大杂散抑制的关键是：找到参考时钟频率和输出频率之间的最佳关系。
实际的DDS会产生大量的杂散，为了得到较好的杂散抑制性能，在混频后加一个滤波器来抑制杂散分量。在设计中综合考虑滤波器的复杂程度、DDS的参考频率、DDS的输出频率等因素，最终选择了双调谐带通滤波器，该双调谐滤波器具有极陡的边带，和较小的带宽。
2.2 PLL及锁相环路滤波器的实现
PLL采用ADF4106芯片实现。ADF4106芯片是AD公司生产的一种高性能的整数分频集成数字锁相环芯片，主要由低噪声数字鉴相器、精確电荷泵、可编程参考分频器、可编程A，B计数器及双模前置分频器（P/P+1）等部件组成。最高工作频率可达到6.0GHz，其相位噪声基底低达-218dBc/Hz，是一款性价比很高的PLL芯片。数字鉴相器用来对R计数器和N计数器的输出相位进行比较，然后输出一个与二者相位误差成比例的误差电压。鉴相器内部还有一个可编程延迟单元，用来控制翻转脉冲的宽度，这个翻转脉冲保证鉴相器的传递函数没有死区，因此降低了相位噪声和参考杂散。
锁相环路滤波器（LPF）采用经典的有源环路滤波电路。有源放大器采用超低失真、超低噪声运放AD797，其输入电压噪声典型值@1kHz。电路实现如图2所示。在仿真环路滤波器时主要注意以下几点：
图2 环路滤波器的实现
2.3 VCO的选取
VCO的选取需考虑几个方面：频率覆盖范围大；压控灵敏度高；控制特性线性度好；开环相位噪声低；频率稳定度高等。环路输出相位噪声的大小主要取决于VCO的开环相位噪声的强度，因此VCO的相位噪声性能必须重点加以考虑。基于以上原因，VCO选用Mini公司的ROS2100-119，相噪为-102dBc/Hz@10kHz。
3.电磁兼容设计
3.1 合理布线
合理的系统布局及印刷板走线是十分重要的。为了满足信号通路50Ω阻抗，在布线前应选用合适的模型进行仿真，合理的设计信号线宽等。板材采用FR4，在DDS和PLL的电路板中采用了4层PCB板设计，其中顶层走信号线，底层走控制线，中间1层为接地层，中间2层为电源层。
ADF4106的输入信号和AD9852经滤波器后输出信号间连接线尽量短且直，防止在信号传输过程中引入过多干扰。因VCO输出的频率在微波段，很容易受到数字电路的影响而使最终输出变坏，采用独立的电源供电，其反馈信号使用50Ω高频电缆输入到ADF4106进行鉴相。
3.2 结构设计
为避免电路之间的相互干扰，尽量减小由电路内部电磁兼容性不好引起的噪声干扰，在结构设计方面，把整个电路分成若干个小块，采用防锈铝板铣加工形成屏蔽腔体，用相对独立的盖板进行分割，对电路形成一层或多层屏蔽。
4.结束语
本文利用DDS产生的线性调频信号驱动PLL，将DDS和PLL相结合，取长补短，获得了更高的频率分辨率，更快的信号建立时间，更低相噪和较宽输出频率范围。
采用该设计方案的频率合成器在多款V/UHF频谱监测接收机中得到了应用，并收到了极佳的效果。
参考文献
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