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规范，目前只用于两个C66x设备之间点对点互连[ ]。HyperLink接口引脚数低，其互连结构也很简单，只需将数据线和控制信号线点对点互连，两片DSP的HyperLink接口连接图如图4所示。HyperLink接口支持1通道或4通道模式，设备会根据负载自动调整通道模式。当单个通道无法满足链路负载时，HyperLink自动进入four-lane模式，如果负载降低至单通道性能以下时，HyperLink又自动关闭其余三个通道，进入one-lane模式。如果负载进一步减小，HyperLink会自动禁止one-lane模式，关掉SerDes，进入zero-lane模式直到新的处理任务来临。该接口的发送和接收可完全独立控制，因为对于一些特定应用，可能只需一个方向通信。
HyperLink接口映射灵活，可以互相访问两个互连设备多种内存空间，包括DDR、SL2、LL2等。在TMS320C6670EVM上测量，HyperLink接口配置成10Gbps，DDR3配置成1333M，拷贝数据到远程的DDR空间和SL2空间速率为3584MB/S，到远程的LL2空间的速率为3583MB/S，互连设备还能相互触发对方的中断。在本设计中，TMS320C6678之间通过HyperLink接口连接，两片DSP可以共享双方资源，能更好的发挥多DSP互连的数据处理优势。
3.2 SRIO接口
本设计中，FPGA和DSP之间以及板与板之间都通过SRIO通信，RapidIO协议由2种实体组成：数据包和控制字符，数据包提供了终端节点间进行逻辑事务处理的接口，控制字符为物理层提供了握手机制，其结构框图如图5所示。
TMS320C6678集成有SRIO接口，连接时只需将数据线互连，连接简单，两个SRIO设备点对点连接图如图6所示。TMS320C6678的4路SRIO接口可以通过软件配置成4种连接模式：（1）1X，4个通道可以配置成4个1X接口（2）2X，4个通道可以配置成2个2X（3）2X和1X，四通道配置成一个2X和2个1X（4）4X，4个通道可以配置成1个4X接口[ ]。
XC6VLX240T没有现成的SRIO接口，可基于SRIO IP Core，利用GTX模块进行配置和逻辑实现[ ]；在硬件设计上，将GTX的引脚和其他支持SRIO的设备进行点对点连接；在软件设计上，对SRIO IP Core进行实例化操作，实现SRIO协议的过程图如图7所示，整个协议分三个层次，软件设计时只需设计逻辑与IP核的LOG层相连，就可以实现整个SRIO协议设计。
实测Virtex-6和TMS320C6678之间SRIO的传输速率。系统设置为单通道1X模式，速率为5Gbps，数据在FPGA与DSP之间传输的理论速率为5Gbps×0.8=4Gbps=500MB/S，实测平均速率为452MB/S。照此估计，本设计中，若配置成相同模式，FPGA和DSP之间各有2路SRIO相连，可分别实现904MB/S的传输速率；FPGA预留有8路的SRIO接口用于板间数据传输，最高传输速率可达到3616MB/S；两个DSP各预留有2路SRIO用于板间连接，可分别实现452MB/S的传输速率，采用SRIO传输的通信速率远高于采用总线传输的速率。
3.3高速缓存模块
TMS320C6678拥有一个总线宽度为64bits的DDR3高速外部存储器接口，支持800/1033/1333/1600MTS（Mega Transfers per Second）数据存取速率，可以配置成 16bits、32bits、64bits数据总线模式，最多可以实现与8片DDR3 SDRAM互连[ ]。在TMS320C6678EVM上对该接口的数据传输速率进行测试，采用的是1333MTS数据存取速率，理论值为5.33GB/S。在评估板进行测试时，DSP共享内存通过EDMA向DDR3传输64KB数据，测得的传输速率是5.06GB/S，接近理论值。图8是TMS320C6678与DDR3存储器的连接示意图，数据信号（Data）的每16个信号线依次分配给4个DDR3，32位地址总线和控制线由4个DDR3共享。
XC6VLX240T可以通过MIG IP Core实现对DDR3 SDRAM的控制，MIG核的结构图如图9所示，对其操作有三种方式：（1）基于AXI总线设计（2）基于User Interface的设计（3）基于Native Interface的设计，Native Interface没有包含数据缓冲器，会尽可能快的不按顺序返回数据，所以基于Native Interface的设计，必须在内部进行数据的重排，在某些情况下，基于Native Interface的设计能够获得更高的性能，但是在使用上也面临更大的挑战，本设计中选择的是基于User Interface的设计，软件设计时只需设计逻辑与IP核的User Interface层的信号相连，就可实现对DDR3的操作。若FPGA的DDR3工作主频为200MHz，则4片DDR3的理论传输速度为200×4×2=1600MB/S。
3.4高速存储模块
CF卡内部包含控制装置、FLASH Memory阵列和读写缓冲区，其内部结构图如图10所示。控制器的作用是将对FLASH块的读写转换成对ATA协议控制器的访问，FLASH模块的作用是存储数据[ ]。
CF卡有三种操作模式：PC Card Memory模式、I/ O Transfer模式和True IDE模式。考虑到采用FPGA控制CF卡的读写，因此CF卡选择工作在控制逻辑简单、硬件连接电路也相对简单的True IDE模式下，选择此模式需将第9引脚ATA-SEL拉低，FPGA和CF的连接图如图11所示。
CF卡为热插拔器件，数据处理平台有两个CF卡卡槽，当CF容量用完时，可以直接换上新的CF卡，操作非常方便；总存储深度为256GB，理论上总传输速率可达200MB/s。
4结语
本文介绍了一种紧凑型高性能的数字信号处理系统的设计，处理板卡采用FPGA+2DSP架构，以2颗8核处理器TMS320C6678为处理核心，用于实现复杂算法；FPGA 负责完成任务分配、数据预处理、数据存储以通信接口的实现，辅之以高速缓存和存储模块，能够实现数据高速传输，高速缓存、高速计算、高速存储；充分发挥FPGA和DSP的性能。系统无总线结构，板与板间通过SRIO直接互联，可以根据实际应用需求决定信号处理系统规模。本文设计的信号处理系统具有体积小、功耗低、系统构型灵活、能实时存储数据等特点，功能完善、结构紧凑，具有较好的通用性和可扩展性，对一些小型化系统的应用具有较大的参考价值。
参考文献