摘要：研究了DSP+FPGA高速数字信号处理器系统电源的供电需求，采用了开关电源和线性稳压电源的混合电源系统，解决了高速数字信号处理器系统电源的供电问题。经实际的测试验证表明设计的该系统电源满足各个高速处理模块的供电需求，也表明该系统电源的突出优点是供电电源的高稳定性。
关键词：高速数字信号处理；DSP+FPGA；系统电源
中图分类号：TN702 文献标识码：A 文章编号：1009-3044（2013）07-1678-04
1 概述
现代信号处理对信号处理的实时性要求越来越高，实时信号处理系统具有更快的处理速度和更大的数据吞吐率，往往处理器要求达到每秒几十，甚至几百亿次运算，这使得单个处理器无能为力，很多数字波束（DBF）雷达系统中都引入了并行计算系统，采用了多处理器并行处理技术。多处理器并行处理高速数字信号处理板上大部分电路是高速数字电路，电源对逻辑电路影响主要集中在电源的响应带宽和纹波电压上。高速数字逻辑器件在状态转换瞬间需要吸收较大电流，容易导致供电电压下降，电源的带宽足够宽时可以获得更快的反应速度，避免因为电源电压的波动导致的逻辑错误；纹波电压是稳压源电压输出的波动，纹波电压会引起数字信号的边缘抖动，也会造成逻辑误判，因此电源的设计要求带宽宽和纹波电压小。
2 高速数字信号处理器电源设计研究
图1是高速数字信号处理系统设计框图。DSP_A和DSP_B是并行系统的运算核心模块，主要完成并行算法的复杂运算；数据的输入通道有条：GPIO口、SFP光纤接头和SATA接头，如果前端是A/D采集模块，通常使用PM1和PM2用作数据输入通道。FPGA是系统的数据交换中心，负责控制两个DSP数据的输入输出与数据预处理，系统结构设计适合数据流流水处理方式，又适合并行分布式处理，同时支持扩展多个处理板。
目前直流稳压电源根据调整管的工作状态来分主要有两种，一种是线性稳压电源，一种是开关稳压电源。线性直流稳压电源调整管工作在线性状态下，调整管可以看成是一个连续可变的电阻，当输出电压偏离了设定电压时，反馈回路便调整管子的电阻，使得输出电压维持在一个稳定电压值上，而不会受到负载变动的影响。线性电源的输出电压比输入电压低，具有反应速度快、输出纹波小、工作噪声低的特点，但是效率比较低，而且发热量大，会间接增加系统的热噪声，因此线性电源比较适合小电流、输入输出压差小的应用场合。
开关电源的调整管不是工作在线性状态下，而是工作在饱和态和截止态。开关电源常用脉冲方式控制调整管的开关状态，调整方式有脉宽调制和频率调制两种，脉宽调制方式控制调整管的脉冲信号频率不变，通过调节脉冲信号的脉宽来维持输出电压的稳定。频率调制方式主要是通过改变脉冲信号的频率来维持输出电压稳定。直流开关电源效率远比线性电源高，通常达到70%以上，具有发热量少，稳压范围宽、稳压精度高的特点，已被广泛应用于各种电子设备。系统设计大电流工作电压采用开关电源提供[2][3]。
FPGA的中的RocketIO MGT收发模块和PCI-E都有高速的差分收发器，两者对电源的噪声非常敏感，因此在实际设计中采用了线性稳压设计，以期降低电源噪声（纹波）所带来的影响。利用3.3V作为输入，经过UC385-ADJ分别产生MGT1.2V、MGT1.5V和MGT2.5V 3组专门用于RocketIO MGT模块的低噪声电源。FPGA配置芯片的核电压1.8V所需电流较小，因此采用线性稳压芯片AMS1117-18实现，以减少占用PCB面积。图2是系统的电源结构图。
ADSP-T201有严格的上电顺序，VDDCORE可以先于VDDDRAM和VDDIO上电，也可以后于VDDDRAM和VDDIO上电，但VDDDRAM必须要在VDDIO上电之后才能供电，所以必须设计上电顺序控制电路，图3为本设计采用的上电顺序控制电路。由于内部有上电保护锁存器，外设的电压必须要在VDDIO上电后才可以供电，系统设计上电顺序依次是1.2V、2.5V、3.3V，VDDDRAM所需的1.6V电压由3.3V经过UC385-ADJ稳压所得。
除了提供稳定的电压外，系统设计需要在各个芯片的每个电源脚尽可能放置一个退耦电容，对于普通的逻辑芯片，采用10～100nF的陶瓷电容，对于DSP、FPGA和PCI-E接口控制器每个电源引脚需要在尽可能靠近引脚的地方混合使用1nF和10nF的陶瓷电容放置。而对于DSP的锁相环逻辑电源引脚、PCI-E接口控制器的锁相环电源引脚以及FPGA的RocketIO MGT模块的各个电源引脚要加上一个LC滤波器，以减少噪声的影响。
3 系统电源需求分析 [22，24，32，36]
电源设计首先要估算板上器件所需要消耗的电流，按照最大功率并且保持20%的功率裕度原则设计。板上功耗较大的器件有DSP、FPGA、PCI-E接口控制器。
ADSP-TS201正常工作需要3组电源分别给核心电压、锁相环、片上DRAM和IO口供电，工作电流会随着频率的提高而线性增加，也会随着环境温度升高而增加。 DSP工作电流主要由静态电流和动态电流两部分构成，其1.2V核心电压VDD的电流消耗可以表示为：
[IDD=IDD-DYNAMIC+IDD-STATIC+IDD-ANALOG] （1）
[IDD-DYNAMIC]为核心动态电流，最大值达4.381A，[IDD-STATIC]为静态电流，最大值为320mA，[IDD-ANALOG]为DSP锁相环电路逻辑所需电流，大小为55mA。根据公式（1）可以计算到单个DSP的[IDD]电流最大值为4.756A 。DSP片上DRAM所需的电流相对较小，在600MHz主频下工作时，IDD_DRAM典型值为280mA，最大值为430mA，因此得IDD_DRAM（max）为430mA。
DSP的IO电流IDD_IO由外部总线接口电流IDD_IO_EP和高速链路口电流IDD_IO_LINK两部分构成。外部总线接口电流IDD_IO_EP是总线接口静态电流和动态电流之和，其中总线接口静态电流为7mA，动态电流与总线工作频率有关，当总线工作时钟为100MHz时动态电流大小为38mA，因此得外部总线接口电流的最大值为IDD_IO_EP（max）为45mA。同样的高速链路口电流IDD_IO_LINK也是动态电流与静态电流之和，链路口的静态电流为53mA，动态电流与传输模式和频率有关，当DSP四个链路口都工作在600MHz时钟频率下以4bit模式传输时，动态电流为165mA，因此得高速链路口电流的最大值IDD_IO_LINK（max） 为218mA。所以DSP的IO电流的最大值IDD_IO（max） 是IDD_IO_EP（max）与 IDD_IO_LINK（max）之和为263mA。而FPGA的工作电流也是会随着核心频率提高而工作电流增大，并且随着片上逻辑资源的使用率的增大而线性增加，XC4VFX60内核最大电流[IDD-INT（max）]为5.5A，所有SelectIO 的BANK最大工作电流[IDD-O（max）]为4A，辅助电压工作电流[IDD-AUX]为0.3A，由公式（2）可以推算FPGA的最大功耗为17.35W。
表中DSP与FPGA可以共享一个1.2V稳压电源作各自的核心电源和锁相环电源， DSP的IO电源、PCI-E接口的本地总线核心逻辑电压（VDD2.5）和FPGA辅助电源及部分IO电源可以共享一个2.5V的稳压电源，FPGA部分IO口电源和板上其他芯片共享一组3.3V的稳压电源。DSP的片上存储器电源VDDDRAM需要独立提供1.6V电压。根据SDRAM模组和板上其他芯片大概估算3.3V电源也需要有5A以上的电流。
4 系统电源测试总结
测试的目的主要是验证设计的系统电源的性能是否符合设计要求，是否满足各个高速处理模块的供电需求。各组电源电压用万用表测试结果如表2。
表2 电源电压测试结果
[标称值＼&实际值＼&1.2V（CPU和FPGA核电压）＼&1.170V＼&1.5V＼&1.503V＼&1.6V＼&1.612V＼&1.8V＼&1.791V＼&2.5V（CPU和FPGA IO电压）＼&2.493V＼&3.3V＼&3.295V＼&1.2V（RocketIO MGT模块）＼&1.210V＼&1.5V（RocketIO MGT模块）＼&1.503V＼&2.5V（RocketIO MGT模块）＼&2.504V＼&]
测试数据表明，各路电压输出误差不超过标称电压的±5%， 均符合各个芯片的工作电压要求，利用示波器在限制20MHz带宽的条件下，图4用交流耦合测试的各路开关电源模块（PTH08T210W）输出纹波电压峰峰值（VPP）为27mV，图5线性稳压器AMS1117纹波电压峰峰值为12.5mV，低压差线性稳压器UC385-ADJ各路输出的纹波电压峰峰值不超过14mV。值得注意的是UC385-ADJ的输出电容不可不接，而且必须要接100uF以上的钽电容或者固体电容才能稳定工作。
5 结论
本文提出了高速数字信号处理器电源设计的基本方法，分析了DSP+FPGA信号处理板的系统电源需求，经测试该电源设计符合高速数字信号处理器的供电需求。实际应用验证也表明该电源系统带宽宽和纹波电压小，电压输出具有高稳定性的特点。
参考文献：
[1] 刘书明，罗勇江.ADSP TS201XS系列DSP原理与应用设计[M].北京：电子工业出版社，2007.
[2] 谢忠华.开关电源设计中应注意的问题[J].武汉科技学院学报，2005，18（9）：46-49.
[3] 赵亚范，刘佳琪，王坤.基于AT89S52单片机的开关电源设计[J].电子测量与技术，2012，35（10）：77-79.